SystemVerilog Assertions应用指南 第一章
SystemVerilog Assertions应用指南 第一章
关于SVA方面的经典书籍,有从基本语法到实际例子都很不错。
property Delay; @(posedge clk) trigger |-> ##delay output endproperty ##delay 只能是常量,比如##2,如果是变量编译报错。可以如下写: ... @(posedge clk) (trigger,number=delay) ##1 (1,num...
SystemVerilogAssertion 应用指南 学习笔记
SystemVerilogAssertion
SystemVerilogAssertion(SVA) 学习笔记